[SharpMZ] MZ-800 GDG pod Rentgenem

[Radek Suk]

Ahoj Michale

Oznacil jsem body ve tvem prispevku.

1) Neni to tak trivialni a proto Vasek zvolil pomalejsi cestu kde se 
bude vysledek lepe zpracovavat.

2) V jedne vrstve jsou vsechny soucastky. Na ni jsou dve vrstvy kde jsou 
cesty. To je vse. My vidime vse shora, takze je to trosku neprehledne.  
Osobne jsem prosel tri obrazky abych zjistil kde je VCC a kde GND. Pri 
tom jsem zjistil i ten signal CPU.

3) Ja i Mikes chceme pouzivat textovy zapis. Ja jsem spise pro lite XML. 
Mikes pro CSV. VHDL by byl asi take dobry ale muj cil neni zatim tak 
vysoky. Osobne to vidim ze bych v C# udelal graficky editor. Specialni, 
protoze musi i kontrolovat co se kresli. Kazda bunka co neco bude delat, 
bude instance. Treba I1-typu F101 (inverter) (podivejte se do 
datasheetu). Napr. F601 obsazuje tri celly - takze bude /1 , /2 , /3. 
Prvni by mela nazev I1-F601/1

Takze graficky editor musi byt na 100% stejny jako fotka. Pak se ale da 
udelat zjednoduseni. Vnitrni propoje logickeho clenu se muzou ignorovat 
a jen zpracovavat to co jdou do dalsich externich clenu. A to je ta 
modulovost co pouziva VHDL. Ucite by bylo vhodne aby vysledek byl VHDL 
kod - to se da nasledne zpracovat a kazdy tomu rozumi.

4) Osobne mam rad knihu http://www.zxdesign.info/book/. Ale i jine 
zdroje jsou pekne.

5) Vsiml jsem si ze obcas to trva az 24 hodin.

Jinak jsem jeste vcera vecer nasel NOR clen. Na obrazku
https://photos.google.com/share/AF1QipMXBI_SVtweEEMqhfenQfuO36E9uiPK4VfTNe0vDsQJxCJ45g3iAyE2GSSUWwNTWw/photo/AF1QipNdgJLhgGciAhf4kzld5dXntF7bJfRCyyVG_NYY?key=cTIyWjdZb3MwbDhoVTk3cGY2LWRxbnJMUTRKRmdB
je to v horni rade sesta cella zprava. Ma obracene L.

Radek


1) Aha, dekuji za popis - zdaleka si jeste netroufnu uplne tvrdit, ze to
schematicky chapu, ale uz asi trochu vim na co se zamerit. jinak jsem
myslel, ze Vasek uz prave ty finalni fotky na T.M. II privezl.

2) Co se tyka toho routovani, tak kolik ma ten spoj cca vrstev? To, ktera
cesta je GND a ktera VCC se da z toho spoje dle nejakeho pravidla
vylustit, nebo jste si to proste prosli az ke vstupnim pinum?

3) Nez zacneme s komplexnim dekodovanim, tak by mozna stalo za to nejak se
dohodnout na tom jak zapisovat vystup. Nevim - placnu - co treba do
nejakeho zjednoduseneho VHDL? Jde o to, aby jsme z jednoho tezko
srozumitelneho obrazku neudelali jen dalsi - sice lepe, ale stale tezko
srozumitelny obrazek.

4) Predpokladam, ze nejsme prvni, kdo neco takoveho s nejakym chipem dela.
Nenapsal o tom treba nekdo nejake povidani?

5)
BTW: asi jste si vsimli, ze se obcas trochu zpozdi nektere zpravy, ktere
jdou do konfery. Postovni server zrejme nekomu lezi v zaludku a tak
obcas odolava nejakym utokum ... Klasicke DOS jsem odfiltroval na FW,
ale i tak se obcas zadari, ze spadne autorizacni server, ktyery pak
musim rucne nahodit. Resenim by mohl byt kompletni upgrade celeho
postovniho systemu - jen nevim, kdy si na to najdu cas.

Michal